Пожалуйста, используйте этот идентификатор, чтобы цитировать или ссылаться на этот документ:
https://elib.bsu.by/handle/123456789/224365Полная запись метаданных
| Поле DC | Значение | Язык |
|---|---|---|
| dc.contributor.author | Шашков, А. С. | - |
| dc.contributor.author | Станкевич, А. В. | - |
| dc.date.accessioned | 2019-07-19T08:09:47Z | - |
| dc.date.available | 2019-07-19T08:09:47Z | - |
| dc.date.issued | 2013 | - |
| dc.identifier.citation | Сборник научных работ студентов Республики Беларусь «НИРС 2012» / редкол.: А. И. Жук (пред.) [и др.] – Минск : Изд. центр БГУ, 2013. – С. 233. | ru |
| dc.identifier.isbn | 978-985-553-139-6 | - |
| dc.identifier.uri | http://elib.bsu.by/handle/123456789/224365 | - |
| dc.description.abstract | This article describes the design of the AES-128 encryption and decryption algorithm processor. The design is written in VHDL and is implemented in such FPGA chips as Xilinx Virtex 5,6,7 and Spartan 6. The goal of the work was to build an iterative AES IP-core that is optimized for maximum encryption and decryption bandwidth. Several different designs were implemented and compared. The best designs were able to perform on a par with the best commercial and opensource solutions that are openly available. Thorough analysis of different AES-processor structures described in the work can be of use for the designs with various optimization criteria | ru |
| dc.language.iso | ru | ru |
| dc.publisher | Минск : Изд. центр БГУ | ru |
| dc.title | Последовательный процессор алгоритма шифрования AES на базе FPGA | ru |
| dc.type | article | ru |
| Располагается в коллекциях: | Сборник научных работ студентов Республики Беларусь "НИРС 2012" | |
Все документы в Электронной библиотеке защищены авторским правом, все права сохранены.